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FPGA 96序列化示例:基于HDMI的AV捕获显示的Verilog代码分析

发布时间:2019-06-11   作者:365bet亚洲真人网址

图19
4设计示例17代码层次结构图表19显示了每个模块的功能。
将显示1。
表19
vip函数的功能模块名称描述的一个模块代码描述。
v此模块是一个高级模块,说明了六个子模块。
该模块仅用于子模块与外部FPGA接口之间的接口连接。此模块中没有逻辑处理。
Ddr2_controller
v该模块是一个灵活的核心IP,可实现DDR2时间控制,并允许通过简单的Avalon接口在DDR2和FPGA逻辑之间传输读写数据。
Ddr_avl_bridge。
v此模块用作连接到ddr2_controller的桥接模块。必须使用由模块实例化的读数据缓冲器FIFO或DDR2中的DDR2来执行在用户逻辑中写入DDR2或从DDR2读取的数据。
Rdfifo_for_sdram。
v该模块是FIFO实例芯片存储器,用于缓冲从DDR2读取的数据。
Wrfifo_for_sdram
v该模块是FIFO实例芯片存储器,用于慢速写入DDR2数据。
Hdmi_controller
v此模块可生成480p / 600p / 768p / 960p / 1024p / 1080p分辨率的可调HDMI接口显示设备逻辑。该模块还为DDR2读操作接口生成控制信号。
Sys_ctrl
v PLL模块在模块中实例化,PLL模块后PLL输入的复位和复位信号通过“异步重启,同步释放”可靠地处理。系统恢复稳定可靠。
Pll_controller
v该模块是专用于FPGA器件的硬核IP模块。其主要功能是为多个特定输入时钟生成多个频率和分频输出时钟信号。
Adv7180_ctrl。
v该模块包含6个子模块,用于执行ADV7180芯片的IIC寄存器的初始化和ITU 656格式的AV视频信号的采集,协议分析,去交错处理,YCrCb到RGB处理等。我会的它有效。
Iic_ctrl。
v该模块生成IIC读写时间,以实现对ADV7180芯片的IIC接口注册访问。
Tiic_debug
v安装了“In-SystemSources和ProbesEditor”IP内核,用于在线访问IIC记录。
Dbcheck_ctrl
对vITU 656协议的AV视频流进行解码,并移除帧头和帧的末尾以提取有效视频数据。
Dbfir
v使用移位寄存器和FIFO缓冲视频序列并实现反交错。
Dbsr_ctrl
移位寄存器用于缓冲v行的视频图像。
Kfifo_ctrl
v模块的FIFO用于缓冲ITU 656协议解码的有效视频数据流。
Ycbcr2rgb
v将YCrCb格式的视频流项目转换为RGB格式的视频流输出。
Muxadd
具有v3条目的多个累积IP核。
Muxadd2
通过乘以v2条目的IP核来累积。
Vip_qsys
v此模块是Qsys系统的实例创建。该模块创建NIOS II处理器的实例作为Avalon-MM总线的主机。Avalon-MM总线的可访问从站包括片上RAM,??SystemID,JTAG UART,HDMI_MODE_PIO,LED_PIO,定时器和IIC控制器的定制组件。
有关上一个模块的代码分析,请参阅工程示例10中的例程代码的详细说明。一些特殊模块是:


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